スタックアーキテクチャー（読み）すたっくあーきてくちゃ

ASCII.jpデジタル用語辞典

スタックアーキテクチャー

スタック形式の演算モデルを使ったマシンのアーキテクチャー。X86のFPUで採用されている。演算に先立ってそのオペランドをスタックにプッシュしておき、たとえばFADD(浮動小数点加算命令)などを実行すると、その演算結果もまたスタックトップに置かれる。命令コード中にオペランドの明示的な指定が不要なので、命令コードサイズを小さくできるという特徴がある。しかしX86のFPUはスタックが8段分しかないのでFPU中に保持できるオペランド数が少なく、その分メモリー参照が増えるので、他のRISC CPUのようにパフォーマンスを上げることができない。

出典　ASCII.jpデジタル用語辞典